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【FPGA至简设计原理与应用】第一篇第三章硬件描述语言Verilog第5节关系运算符

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发表于 2020-9-7 18:57:58 | 显示全部楼层 |阅读模式

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本案例的编号为:001500000140,如果有疑问,请按编号在下面贴子查找答案:MDY案例交流【汇总贴】_FPGA-明德扬科教 (mdy-edu.com)
本文为明德扬原创及录用文章,转载请注明出处

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FPGA至简设计原理与应用》书籍连载索引目录

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注:手机浏览可能格式会乱,建议用电脑端进行浏览。




5.6 关系运算符

本文档编号:001100000061
需要看对应的视频,请点击视频编号:001100000063
1.本节主要进行组合逻辑的介绍,包括:程序语句(assign语句、always语句),数字进制(二进制、不定态、高阻态),算数运算符(加、减、乘、除运算符),逻辑运算符(逻辑与、或、非运算符),按位逻辑运算符(单目按位与、或、非运算符,双目按位与、或、异或运算符),关系运算符,移位运算符(左移、右移运算符),条件运算符(三目运算符、if语句、case语句、选择语句等),拼接运算符;
2. ALTERA和VIVADO文档


关系运算符有:>(大于)、<(小于)、>=(不小于)、<=(不大于)、== (逻辑相等)和!= (逻辑不等)。
关系操作符的结果为真(1)或假(0)。如果操作数中有一位为xz,那么结果为x。例:
23 > 45 :结果为假(0 )。
52 < 8'hxFF:结果为x

如果操作数长度不同,长度较短的操作数在最重要的位方向(左方)添0 补齐。例如:
'b1000 > = 'b01110 等价于:'b01000 > = 'b01110,结果为假(0)。

在逻辑相等与不等的比较中,只要一个操作数含有x z,比较结果为未知(x),如假定Data = 'b11x0; Addr = 'b11x0; 那么Data == Addr,比较结果不定,即结果为x





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