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【FPGA至简设计原理与应用】第一篇第三章硬件描述语言Verilog第5节拼接运算符

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发表于 2020-9-7 19:03:45 | 显示全部楼层 |阅读模式

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本案例的编号为:001500000144,如果有疑问,请按编号在下面贴子查找答案:MDY案例交流【汇总贴】_FPGA-明德扬科教 (mdy-edu.com)
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FPGA至简设计原理与应用》书籍连载索引目录

http://www.fpgabbs.cn/forum.php?mod=viewthread&tid=989


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注:手机浏览可能格式会乱,建议用电脑端进行浏览。




5.9 拼接运算符

本文档编号:001100000061
需要看对应的视频,请点击视频编号:001100000067
1. 本节主要进行组合逻辑的介绍,包括:程序语句(assign语句、always语句),数字进制(二进制、不定态、高阻态),算数运算符(加、减、乘、除运算符),逻辑运算符(逻辑与、或、非运算符),按位逻辑运算符(单目按位与、或、非运算符,双目按位与、或、异或运算符),关系运算符,移位运算符(左移、右移运算符),条件运算符(三目运算符、if语句、case语句、选择语句等),拼接运算符;
2. ALTERA和VIVADO文档




拼接操作是将小表达式合并形成大表达式的操作,其形式如下:
{expr1, expr2, . . .exprN}
拼接符是不消耗任何硬件资源的,其只是把线换一种组合方式,可以参照如下实例:
1
  
2
  
3
  
4
  
5
wire [7:0] Dbus;;
  
assign  Dbus [7:4] = {Dbus [0], Dbus [1], Dbus[2], Dbus[ 3 ] } ;
  
/ /以反转的顺序将低端4 位赋给高端4 位。
  
assign Dbus = {Dbus [3:0], Dbus [ 7 : 4 ]  } ;
  
/ /4 位与低4 位交换。
由于非定长常数的长度未知, 不允许连接非定长常数。因此如下所示代码是不符合语法规定的。
{Dbus,5} / /不允许连接操作非定长常数。


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