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东方红卫星移动通信有限公司培训专题培训课程圆满结束!

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发表于 2021-6-28 17:18:19 | 显示全部楼层 |阅读模式

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    明德扬资深研发工程师、讲师潘老师于10月25日受邀在上海给天马微电子集团讲授《时序约束》课程,该课程主要针对企业内部培训,本次课程为期两天。








    时序约束课程内容包括时序约束原理,使用Quartus或Vivado进行时序分析、时钟约束和输入延时、输出延时和时序案例等方面,结合具体工程实例、理实一体为研发工程师们上了生动的一课。









    明德扬的时序约束课程,每一个部分都辅以实际项目,注重实操,让学员真正学到技能。
潘老师理论功底扎实,实战经验丰富,直指时序约束精髓,通过实际案例,理论做铺垫加实操,实操中再解释理论,让学员轻松消化理论,懂得实操,学员在本次课程中收获良多。天马负责人对此培训方式表示高度赞同,理实结合的课程会让程序员们理解更加深刻。

时间
主题
内  容

  
  
第一天
  
9:00-10:30

  
  


FPGA时序原理


FPGA时序介绍
  
FPGA建立时间和保持时间概念
  
FPGA寄存器延时、组合逻辑延时等概念
  
做时序约束意义和重要性,一般哪些场景需要约束
  
分析时钟频率的影响因素
  
关键路径及解决方法
  
案例学习:流水线设计案例
第一天
  
10:40-12:10
使用QUARTUS或VIVADO进行时序分析
演示Quartus或VIVADO完成时序约束的过程
  
演示Quartus或VIVADO中查看时序结果
  
案例实践:千兆网接口案例

  
  
第一天
  
14:30-16:00

  
  
时钟约束和输入延时
Quartus或VIVADO对时钟进行约束的方法
  
输入时钟(包括管脚直接输入、差分时钟和GT恢复时钟)、PLL等衍生时钟和用户分频时钟的约束方法
  
虚拟时钟概念、作用和使用场合
  
输入延时(input delay)的概念和约束方法。
  
系统同步、源同步中SDR、源同步中的DDR中心对齐、源同步中的DDR边沿对齐、有数据无时钟等几个场合,input delay的约束方法。
  
重点讨论学习各个场合下,参数获取的方法。
  
案例实践:SDRAM案例,分析该SDRAM项目的input delay参数计算方法和约束方法。

  
  
  
第一天
  
16:10-17:40

  
  
  
输出延时和时序案例

  
重点讲解output delay的概念
  
讲解系统同步、源同步中SDR、源同步中的DDR中心对齐、源同步中的DDR边沿对齐、有数据无时钟等几个场合,outputdelay的约束方法。重点讨论学习各个场合下,参数获取的方法
  
讲解使用随路时钟解决输出延时的问题。
  
双向IO口的约束方法
  
异步时钟的约束方法。
  
讲解亚稳态的原则;不同场合下的亚稳态解决方法:单比特信号、多比特数据流、异步接口
  
案例实践:通过案例代码,讨论亚稳态的原因、预防方法。

  
第二天
  
09:00-12:00

  
  
时序报表解读

  
讲解Quartus时序分析原理,内容有:Capture Edge vs  Launch Edge、Four types of  timing path、timing path  sections、data arrive time、clock arrive time、data required time – set up、data required time – hold、setup slack、hold slack、slack公式。
  
讲解整个时序报表,内容包括:如何区分建立时间分析和保持时钟分析、讲解报表中路径对应关系、讲解路径延时的计算方法。
  
案例实践:通过一个工程,利用QUARTUS或VIVADO进行约束并导出报表。
第二天
  
14:30-17:40

  
案例实践

  
综合案例:提供完整工程,实践时序的约束的全过程。









      天马的研发工程师们在课堂上积极参与讨论,课堂学习氛围活跃。





    本次课程12月26日在潘老师和研发工程师学员们的合影后圆满结束!


    培训结束后,天马的技术总监表示:他们对明德扬科教的培训质量深感赞同和赞赏,这次的培训效果立竿见影,他们会将本次培训所学到的融汇到以后的研发生产中去。此外,他们希望可以和明德扬科教长期合作,共同发展。


        明德扬专注于FPGA培训,各大企业定制优质丰富的培训课程,欢迎有需求的企业前来咨询!






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