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VERILOG语法问题【汇总贴】

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发表于 2020-4-9 11:53:22 | 显示全部楼层 |阅读模式

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【问题1】:关于 data[31 -cnt0*8 -:8]的含义。
回复:MDY常用的数据选择语句  http://www.FPGAbbs.cn/forum.php?mod=viewthread&tid=937

【问题2】:关于数组的含义,即reg[7:0]  data[3:0]的含义。
回复:Verilog中数组的表示 http://www.fpgabbs.cn/forum.php?mod=viewthread&tid=946

【问题3】:VERILOG中正负数、小数的表示方法。
回复:FPGA中正负数和定点小数的表示方法  http://www.fpgabbs.cn/forum.php?mod=viewthread&tid=771


【问题4】:在设计文件中,如何确定信号是什么类型的?
回复:【技巧分享】在设计文件中,如何确定信号是reg型还是wire型?
http://fpgabbs.com/forum.php?mod ... =621&fromuid=100110
(出处: 明德扬论坛)

【问题5】:我设计了一个模块,并且模块命名为latch,为什么软件会提示错误。  回复:latch是VERILOG关键词,不能用于自己设计的模块命名或者信号名。所以要注意关键词。

【问题6:ALWAYS不写ESLE表示保持原来的值】:下面是一个ALWAYS语句,当rst_n==1、a==1时,led的值是多少?
TIM图片20200506164808.png
回复:当rst_n==1,a==1时,上图中第3、第6和第9行都不满足条件,因此第4、7、10行的赋值语句都不会执行。也就是说led值没有改变。
         所以,时钟上升沿之后,led还会保持原来的值。如果原来的led等于0,之后也是0;原来等于1,之后也是等于1.

【问题7】左移和右移,空出的位置是补0吗?
答:是的。左移就是低位补0,右移就是高位补0。
















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