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FPGA中调用乘法器ip如何通过流水线操作减少ip数目

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发表于 2020-5-6 12:10:15 | 显示全部楼层 |阅读模式

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问题:设计64*64乘法器,我的思路是调用底层16*16ip完成64*64的乘法器,但是需要16个16*16,会造成面积过大,如何改进这种设计?




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