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【FPGA至简设计原理与应用】第一篇第三章硬件描述语言Verilog第6节时序逻辑always语句

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发表于 2020-9-7 19:05:28 | 显示全部楼层 |阅读模式

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第6节 功能描述-时序逻辑

本文档编号:001100000062
1. 本节主要介绍,时序逻辑的代码,一般有两种:同步复位时序逻辑和异步复位时序逻辑(本教学统一采用异步时钟逻辑);D型触发器的介绍,包括:D触发器的结构、波形、代码以及如何看FPGA波形;时钟的介绍,时钟的意义,时钟频率和时钟周期的换算;时序逻辑代码和硬件的关系,即评估verilog代码好坏的最基本标准,不是看代码行数而是看硬件;阻塞赋值和非阻塞赋值,前者位顺序赋值,后者位同时赋值。
2. ALTERA和VIVADO文档

6.1 always语句
时序逻辑的代码一般有两种:同步复位的时序逻辑和异步复位的时序逻辑。在同步复位的时序逻辑中复位不是立即有效,而在时钟上升沿时复位才有效。

其代码结构如下:
always@(posedge clk) begin
if(rst_n==1’b0)
代码语句;
else begin
代码语句;
end
end
在异步复位的时序逻辑中复位立即有效,与时钟无关。

其代码结构如下:
always@(posedge clk or negedge rst_n) begin
if(rst_n==1’b0)
代码语句;
else begin
代码语句;
end
end
针对时序逻辑的verilog设计,笔者提出以下建议:

为了教学的方便,笔者的代码统一采用异步时钟逻辑,建议同学们都采用此结构,这样设计时只需考虑是用时序逻辑还是组合逻辑结构来进行代码编写即可。在实际工作中请遵从公司的相应规范进行代码设计。
在笔者提供的GVim软件中打开代码后,输入“Zuhe”命令后回车可得到组合逻辑的代码结构,输入“Shixu”命令后回车可得到时序逻辑的代码结构。
没有复位信号的时序逻辑代码设计是不规范的,建议不要这样使用。

相关视频:
https://www.bilibili.com/video/BV1yf4y1R7gH?p=22

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发表于 2021-3-18 17:14:49 | 显示全部楼层
不错的,非常好
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